Arquiteturas de processadores arm

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Arquitetura de processadores ARM Pedro Henrique Gomes Tatiane Silvia Leite Uirauna Imirim Caetano Introdu¸ao c˜

Arquitetura de processadores ARM
Pedro Henrique Gomes Tatiane Silvia Leite Uirauna Imirim Caetano

Instruction Set Pipeline Sistema de Mem´ria o MMU - Unidade de Gerenciamento de Mem´ria o Extens˜es o Aplica¸oes c˜ Conclus˜o a

03 de novembro de 2005

Introdu¸˜o caArquitetura de processadores ARM Pedro Henrique Gomes Tatiane Silvia Leite Uirauna Imirim Caetano Introdu¸ao c˜ Instruction Set Pipeline Sistema de Mem´ria o

Desenvolvida pela Arcon Computers Primeira vers˜o comercial em 1986 a Baseada no MOS Technology 6502 e Berkeley RISC1

MMU - Unidade de Gerenciamento de Mem´ria o Extens˜es o Aplica¸oes c˜ Conclus˜o a

Principais CaracteristicasArquitetura de processadores ARM Pedro Henrique Gomes Tatiane Silvia Leite Uirauna Imirim Caetano Introdu¸ao c˜

Processador de 32 bits; 16 registradores de uso geral; Conjunto de instru¸oes extens´ com o uso de c˜ ıvel co-processadores; Instru¸oes de trˆs endere¸os; c˜ e c Capacidade de executar instru¸oes de 16 bits usando c˜ a arquitetura Thumb; Baixo consumo de energia; Tamanho do n´cleo reduzido; uAt´ 16 co-processadores l´gicos; e o

Instruction Set Pipeline Sistema de Mem´ria o MMU - Unidade de Gerenciamento de Mem´ria o Extens˜es o Aplica¸oes c˜ Conclus˜o a

Conjunto de instru¸oes c˜

Arquitetura de processadores ARM Pedro Henrique Gomes Tatiane Silvia Leite Uirauna Imirim Caetano Introdu¸ao c˜ Instruction Set

O ARM ´ tipicamente um RISC e Carater´ ısticas interessantes:Conjunto grande e uniforme de registradores Arquitetura de LOAD / STORE Uniformidade e tamanhos fixos de campos Instru¸oes de LOAD / STORE de v´rios c˜ a registradores Execu¸˜o condicional da maioria das instru¸oes ca c˜

Pipeline Sistema de Mem´ria o MMU - Unidade de Gerenciamento de Mem´ria o Extens˜es o Aplica¸oes c˜ Conclus˜o a

Registradores

Arquitetura de processadores ARM Pedro HenriqueGomes Tatiane Silvia Leite Uirauna Imirim Caetano

31 registradores de prop´sito geral o Em qualquer momento apenas 16 s˜o vis´ a ıveis, dentre os quais alguns s˜o chaveados dependendo do modo a de opera¸ao c˜ 2 registradores especiais:
Link Regsiter (R14) Program Counter (R15)

Introdu¸ao c˜ Instruction Set Pipeline Sistema de Mem´ria o MMU - Unidade de Gerenciamento de Mem´ria o Extens˜es oAplica¸oes c˜ Conclus˜o a

2 registradores de status:
CPSR - Current Program Status Register SPSR - Saved Program Status Register

O CPSR guarda bits condicionais de flags, de controle de interrup¸ao, controle do modo da CPU e c˜ do tipo de instru¸ao (ARM ou Thumb) c˜

Registradores

Arquitetura de processadores ARM Pedro Henrique Gomes Tatiane Silvia Leite Uirauna Imirim CaetanoIntrodu¸ao c˜ Instruction Set Pipeline Sistema de Mem´ria o MMU - Unidade de Gerenciamento de Mem´ria o Extens˜es o Aplica¸oes c˜ Conclus˜o a

Modos de opera¸˜o ca

Arquitetura de processadores ARM Pedro Henrique Gomes Tatiane Silvia Leite Uirauna Imirim Caetano Introdu¸ao c˜ Instruction Set

O ARM suporta at´ 7 modos: e
User: execu¸˜o normal de programas ca FIQ (Fast Interrupt): suportatranferˆncia r´pida de e a dados IRQ (Interrupt): manipula¸˜o de interrup¸oes ca c˜ Supervisor: modo protegido para o SO Abort: implementa mem´ria virtual e prote¸˜o o ca Undefined: emula¸˜o em software de ca coprocessadores System: tarefas privilegiadas do SO

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Instru¸oes (1) c˜

Arquiteturade processadores ARM Pedro Henrique Gomes Tatiane Silvia Leite Uirauna Imirim Caetano Introdu¸ao c˜ Instruction Set Pipeline

S˜o dividos em 6 tipos: a
Instru¸oes de branch c˜ Instru¸oes de processamento de dados c˜ Transferˆncia de registradores de status e Instru¸oes de Load / Store c˜ Instru¸oes de coprocessador c˜ Instru¸oes de gera¸˜o de exce¸oes c˜ ca c˜

Sistema de Mem´ria o MMU -...
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