verilog

Linguagens de descrição de hardware
• Modelação de um circuito (digital) com HDL
– fluxo de projecto seguindo uma metodologia top-down
• descrição em HDL, validação, síntese automática (RTL->lógico)

– descrições comportamentais permitem níveis elevados de abstracção
• define-se a funcionalidade de um sistema sem detalhar a sua estrutura

– representação textual
• facilita a portabilidade, edição e documentação

– duas perspectivas no desenvolvimento de um projecto
• construir modelos sintetizáveis do circuito a fabricar
– subsets das HDLs e regras de modelação dependem das ferramentas
•

por exemplo, $stop() ou $monitor() não pode ser sintetizado!

– um modelo sintetizável deve descrever “bem” o seu funcionamento

• construir modelos não sintetizáveis para validar o projecto (testbench)
– não será sintetizado; descreve um comportamento apenas para simulação

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Introdução a Verilog HDL - [e-mail] 22/5/2003

Modelação com HDL modelo não sintetizável
(testbench)

clock reset memórias
A/D e D/A interfaces ficheiros
...

geração de estímulos

simula o comportamento de dispositivos externos

circuito a fabricar

modelo sintetizável
(vai ser um circuito digital)

análise de respostas

registos de texto waveforms ficheiros
...

analisa respostas para verificar a correcção do modelo

Introdução a Verilog HDL - [e-mail] 22/5/2003

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Verilog HDL
• Linguagem de descrição de hardware digital
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representação textual e estruturada de circuitos lógicos originalmente para modelação e simulação de circuitos digitais actualmente usada como fonte para síntese automática interligação de modelos estruturais com modelos comportamentais não é uma linguagem de programação!

• Unidade básica de um modelo em Verilog:
– module: sub-circuito definido por: a • interface (entradas, saídas ou sinais bidireccionais)

b cin s co • implementação (modelo do circuito digital)

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