Flip flop

Latches e Flip-Flops
Circuitos Lógicos
DCC-IM/UFRJ Prof. Gabriel P. Silva

Diagrama Geral de um Sistema Digital

“Latch” com Portas NOR

Diagrama de Tempos “Latch” com Portas NOR

“Gated Latch” c/ portas NOR

R

′ R Q

Clk 0 1

S x 0 0 1 1

R x 0 1 0 1

Q( t + 1) Q( t ) (no change) Q( t ) (no change) 0 1 x

Clk

1 1

Q S ′ S

1

“Gated Latch” c/ portas NOR
1 Clk 0 1 R 0 1 S 0 1 Q 0 1 Q 0 Tempo ? ?

S Clk R

Q

Q

“Latch” c/ Portas NAND

Dois estados de repouso possíveis quando SET=CLEAR=1

“Latch” c/ Portas NAND

Quando a entrada SET pulsa para ´0´ força a saída Q para ´1´.

“Latch” c/ Portas NAND

Quando a entrada CLEAR pulsa para ´0´ força a saída Q para ´0´.

“Latch” c/ Portas NAND

“Latch” c/ Portas NAND

Diagrama de Tempos “Latch” com Portas NAND

Aplicação do “Latch”

“Gated SR Latch” com NAND
S Q Clk Q R

Qual a tabela verdade?

“Gated D Latch” com NAND
D (Data) S Q

Clk Q

R

Clk 0 1 1

D x 0 1

Q( t + 1) Q( t) 0 1

D Clk

Q Q

“Gated D Latch” com NAND t 1 t 2 t 3 t 4

Clk

D

Q Tempo

“Latch” Transparente

Diagrama de Tempos “Latch” Transparente

VHDL “Latch” Transparente entity d_latch is port ( d, clk : in bit; q : out bit ); end entity d_latch; architecture basic of d_latch is begin latch_behavior : process is begin if clk = ‘1’ then