TRABALHO FINAL ELETRONICA DIGITAL

UNISUL – Universidade do Sul de Santa Catarina
Curso de Engenharia Elétrica - Tubarão
Disciplina de Eletronica Digital
Professor Daniel Cruz

Simulação VHDL – Somador 1

Alunos:Ezequiel Fidelis Konrad kruger Steiner

TUBARÃO – SC
Junho 2015

MEIO SOMADOR
CIRCUITO
--definição do meio somador
---definição de bibliotecas library IEEE; use IEEE.Std_Logic_1164.all;
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---nome da entidade "meio somador" entity halfadd is
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---definição de portas,neste caso estamos utilizando duas portas de entradas logicas A e B
---e duas saidas logicas Sum e Carry. port (A, B: in std_logic;
Sum, Carry: out std_logic); end halfadd;
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--- arquitetura no qual as entradas e saidas estão relacionadas.
--- a saida Sum recebe as entradas A e B com porta XOR.
--- a saida Carry recebe as entradas A e B com porta AND. architecture comp of halfadd is begin Sum <= A xor B;
Carry <= A and B; end comp;
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---- fim do programa

Test Bench
--definição da simulação
---testbench contém os processos geradores de estímulos (testes) e uma instância do projeto a testar
---definição de bibliotecas e emplementação Padrão IEEE. library ieee; use ieee.std_logic_1164.all;
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---nome da entidade "meio somador" entity halfadd_tb is end halfadd_tb;
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--- arquitetura no qual as entradas e saidas estão relacionadas para a simulação.

architecture TB_ARCHITECTURE of halfadd_tb is
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---definição de novas variaves, onde as portas recebem a