Funcionamento Flip-Flop JK

UNIVERSIDADE DE UBERABA

FLIP-FLOP JK
FLIP-FLOP TIPO D

UBERABA
2014
UNIVERSIDADE DE UBERABA

FLIP-FLOP JK
FLIP-FLOP TIPO D

TURMA 21

UBERABA
2014
INTRODUÇÃO TEÓRICA

Circuito Equivalente

Representação por Bloco

OBJETIVO
Verificar, experimentalmente, o funcionamento de cada flip-flop.

MATERIAL UTILIZADO
1. Módulo digital 8810
2. CI 74LS76 (FF JK)
3. CI 74LS74 (FF D)
4. Computador conectado à internet
5. Fios
6.

METODOLOGIA
Para cada um dos flip-flop’s faça os procedimentos abaixo:
1. Consulte a pinagem do flip-flop através do seu respectivo data-sheet
2. Conecte a(s) entrada(s) do flip-flop à(s) chave(s) de sinal lógico;
3. Conecte a saída no LED de monitoração
4. Conecte a entrada clock do flip-flop ao clock de 1Hz do módulo digital
5. Conecte as entradas assíncronas às chaves de sinal lógico, mantendo-as com nível lógico alto (1)
6. Então, varie a(s) entrada(s) do flip-flop e compare com a tabela verdade presente no roteiro teórico.
7. Por último, posicione uma por vez, as chaves lógicas ligadas às entradas assíncronas (SET e CLR) para o nível lógico baixo (0), e observe o que acontece.
8.
RESULTADOS E ANÁLISES
FLIP-FLOP JK
Para o seguinte experimento, seguimos uma sequência de passos para definir o comportamento do Flip-Flop JK.
Primeiramente iniciamos o experimento com o CLOCK com valor igual a 0 e as entradas JK zeradas em ambas.

Figura 1 – 1° Passo

Logo na subida do clock para nível alto, notamos que não há alterações.

Figura 2 – 2° Passo

Seguindo o experimento, alteramos o valor da entrada “J” para nível alto, e mantemos a “K” para nível baixo, e o clock nível baixo.

Figura 3 – 3° Passo
Seguimos os mesmo parâmetros anteriores, porém observando a subida do clock para nível alto que não resultou em alterações.

Figura 4 – 4° Passo

Logo seguinte, no momento da descida do valor do clock de