Fisica 3

UNIVERSIDADE FEDERAL DE PERNAMBUCO
- CENTRO DE INFORMÁTICA -
PROFA. DRA. EDNA NATIVIDADE BARROS
CADEIRA DE INFRA-ESTRUTURA DE HARDWARE

RELATÓRIO DE DESENVOLVIMENTO:
CPU ARQUITETURA MIPS, 32 BITS

Sumário

1. Equipe de desenvolvimento

2. Concepção do Projeto 2.1 Introdução
2.2 Objetivos
2.3 Recursos Utilizados
2.3.1 Recursos Humanos
2.3.2 Recursos de Software
2.3.3 Recursos de Hardware

3. Especificação do Projeto

3.1 Repertório de Instruções
3.2 Formato das Instruções
3.2.1 Formato F1
3.2.2 Formato F2
3.2.3 Formato F3

4. Unidade de Processamento

4.1 Módulos concedidos
4.1.1 Memória 256 bytes
4.1.2 Banco de Registradores
4.1.3 Registrador de Instruções
4.1.4 Registrador de Deslocamento
4.1.5 Unidade Lógica e Aritmética
4.1.6 Registrador comum de dados, 32 bits
4.1.7 RegistradorDesl

4.2 Módulos Desenvolvidos:
4.2.1 Desl2vezes26
4.2.2 Desl2vezes32
4.2.3 ExtensorLUI
4.2.4 Extensor1
4.2.5 Extensor5
4.2.6 Extensor8
4.2.7 Extensor16
4.2.8 StoreBH
4.2.9 MultDiv

4.3 Módulos Auxiliares
4.3.1 mux21
4.3.2 Mux21Cond
4.3.3 mux2_Ndesl
4.3.4 mux21Ext8
4.3.5 mux41
4.3.6 mux41_RegWrite
4.3.7 mux41Ext16
4.3.8 mux81

4.4 Mapeamento da Unidade de Processamento
4.4.1 Codificação do Mapeamento da CPU
4.4.2 Unidade de Controle

5. Referências
1. Equipe de desenvolvimento

__________________________________
Rebeka Gomes de Oliveira - Ciências da Computação

__________________________________
Durval Augusto Lira Queiroz dos Santos
< [e-mail] > - Ciências da Computação

__________________________________
David Levy Lucena Alves Aragão
< [e-mail] > - Ciências da Computação

__________________________________
Viviane Eugênia Siqueira de Souza
< [e-mail] > - Ciências da Computação

2. Concepção do Projeto

2.1 Introdução

O projeto aqui apresentado refere-se à implementação de uma unidade central de processamento