Verilog

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1. Objetivos:

- Que ao final deste trabalho eu possa desenvolver não só a parte teórica mas também a parte pratica deste simulador.

2. Introdução:

Para manusear simulador, foi usado como base o conhecimento que adquiri em algoritmo de programação e sistemas digitais.

Do algoritmo eu usei a parte da linguagem e de sistemas digitais usei o conhecimento em flip flop, fluxograma eleitura de diagramas de blocos, foi isso que me ajudou a desenvolver o sistema do simulador.

Um sistema descrito em HDL pode ser implementado em um dispositivo programável exemplo FPGA, permitindo o uso desse sistema em campo;

Existem dezenas de HDLs: AHDL, VERILOG, Handel-C, SDL, ISP, ABEL e VHDL.

2.1. Quatus II e Linguaguem VHDL

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Figura 1.diagrama de blocos Quartus II

VHDLsignifica “Linguagem de Descrição de Hardware com ênfase em Circuitos Integrados de Altíssima Velocidade”. O VHDL foi criado visando simulação, modelagem e documentação, mas acabou recebendo mais tarde a possibilidade de síntese, com o objetivo de se automatizar o projeto de circuitos.

A Figura 2 mostra as etapas de um projeto utilizando VHDL.

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Figura 2. Etapas de projeto usando VHDL.Comentários:

Apesar de o compilador ignorar todo o texto que está escrito como comentário, os comentários tem uma grande importância durante o projeto. Com comentários e um pouco de bom senso é possível criar um código limpo e legível. Diferentemente de outras linguagens de programação, na VHDL os comentários são escritos depois de dois traços como mostra a Figura 3.

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Figura 3.Exemplo de comentário.

Entidade:

Uma entidade de projeto pode representar uma simples porta lógica como um sistema completo e é composta de duas partes: declaração da entidade e arquitetura. A declaração da entidade define a interface com o ambiente exterior, como, por exemplo, as entradas e saídas. A Figura 4 mostra a declaração dos 4 modos de porta, e eles são:

1. IN – apenas entrada
2.OUT – apenas saída
3. BUFFER – saída que controla sinal interno
4. INOUT – porta bidirecional
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Figura 4. Declaração de portas.

Vejamos outro exemplo de Entidade, na figura 5.

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Figura 5. Entidade VHDL com o código descritivo.

Arquitetura:

A arquitetura contém a parte lógica da entidade utilizando suas entradas e saídas. Ainda é possível declarar sinais internos dentro daarquitetura, estes sinais são chamados classes. São elas:

1. CONSTANT - define um objeto com valor estático.
2. VARIABLE – são objetos que podem ter o seu valor alterado, e são usadas em regiões de código seqüencial.
3. SIGNAL - são objetos que podem ter o seu valor alterado, e são usadas em regiões de código concorrente ou seqüencial. É bom lembrar que a porta de uma entidade realiza adeclaração de um sinal.
Existe uma diferença na atribuição de sinais entre VARIABLE e SIGNAL. A Figura 5 simboliza essa diferença.

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Figura 5. Atribuição de valores.

Tipos de Objeto:

|Tipo predefinido |Valor |Exemplos |
|BIT |Um, zero |1, 0 |
|BOOLEAN |Verdadeiro, falso |TRUE, FALSE|
|CHARACTER |Caracteres ASCII |a, b, c, A, B, C, ? |
|INTEGER |-231-1 até 231-1 |123, 8#173#, 16#7B# |
|BIT_VECTOR |1,0 |"1001", B"10_10" |
|STRING |Tipo character |“texto” |

Tabela 1. Tipo de Objetos.

Operadores:

Uma boa dica para se usar os operadores é empregá-los entreparêntesis para definir a ordem as operações. E devido à rigidez da linguagem VHDL com relação aos tipos, os operandos de uma operação geralmente são do mesmo tipo. A Tabela 2 mostra os operandos em ordem crescente de precedência.

|Precedência |Classe |Operadores |
|Menor |Lógicos |and or nand nor xor |
| |...
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