Arquiteturas risc x cisc

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Grupo: Adriana Ferraz, Alexandre Matos, César
Augusto, Fernando Nakazato e Rafael Neves.
Matéria: Arquitetura de computadores.
Professor: Roberto Paldês.
Turma: C

http://www.youtube.com/watch?v= km0wycX1Bqw RISC
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Reduced Instruction Set Computer (ou Computador com um Conjunto
Reduzido de Instruções)

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É um linha de arquitetura de processadores que favorece o conjunto simples e pequeno de instruções;

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Não tem micro programação, controle pelo hardware;

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Instruções de tamanho fixo;

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Uso intenso de pipeline;

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Execução rápida de cada instrução;

Características

Considerações
•• Simplifica o processo de cada instrução e torna este item mais eficaz;Embora o processador RS/600 possua 184 instruções,
Menor quantidade de instruções que as ainda assim é bem menos que as 303 instruções máquinas CISC dos sistemas VAX-11. Além disso, a maioria das instruções é realizada em 1 ciclo de clock, o que é considerado o objetivo maior dessa arquitetura. • As máquinas RISC utilizam os registradores da
UCP (em maior quantidade que os processadores CISC) para armazenar
Execução otimizada de chamadas de função parâmetros e variáveis em chamadas de rotinas e funções. Os processadores CISC usam mais a memória para a tarefa.
•• As instruções de processadores RISC são basicamente do tipo Load/Store, desvio e de operações aritméticas e lógicas, reduzindo com
Menor quantidade de modos de endereçamento isso seu tamanho. A grande quantidade de modos de endereçamento das instruções de processadores CISC aumenta o tempo de execução das mesmas.
• Um dos fatores principais que permite aos processadores RISC atingirem seu objetivo de
Utilização em larga escala de pipelining completar a execução de uma instrução pelo menos a cada ciclo de clock é o emprego de pipelining em larga escala.

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CISC
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Complex Instruction Set Computer (ou Computador